时序逻辑电路和组合逻辑电路区别

分析组合逻辑电路与时序逻辑电路的具体区别 

组合逻辑电路和时序逻辑电路的主要区别在于它们的逻辑功能和电路结构：

1. 逻辑功能：组合逻辑电路的输出仅取决于当前的输入，与电路的原始状态无关。而时序逻辑电路的输出不仅取决于当前的输入，还取决于电路的原始状态。换句话说，时序逻辑电路具有记忆功能，能够记录和处理跳变沿信号。

2. 电路结构：组合逻辑电路的描述方式主要有两种，一种是使用always模块，另一种是使用assign描述的赋值语句。信号只能被定义为wire型。而时序逻辑电路的描述方式也有两种，一种是使用always模块，另一种是使用非阻塞赋值“<=”。在描述时序电路的always块中的reg型信号都会被综合成寄存器。

需要注意的是，时序逻辑电路的敏感信号列表只需要加入所用的时钟触发沿即可，其余所有的输入和条件判断信号都不用加入，这是因为时序逻辑是通过时钟信号的跳变沿来控制的。